Структури даних для дедуктивного моделювання умовних операторів HDL
DOI:
https://doi.org/10.30837/ITSSI.2023.25.098Ключові слова:
HDL-модель; структурно-функціональна модель; дедуктивне моделювання несправностей; кубічне покриття; таблиця істинності; Q-векторАнотація
Предметом дослідження є кубітно-векторні моделі опису комбінаційних схем і процедури дедуктивного моделювання несправностей на основі цих моделей. Об’єкт дослідження – процеси побудови діагностичного забезпечення цифрових систем на основі використання векторних кубітних даних. Мета роботи – підвищення швидкості та якості створення діагностичного забезпечення цифрових пристроїв способом розроблення оптимальних структур даних і процедур дедуктивного моделювання несправностей на основі структурно-функціональних моделей комбінаційних схем. У статті вирішуються такі завдання: аналіз паралельних і послідовних умовних операторів мов опису апаратури та схемних структур, у які вони синтезуються; розроблення процедури формування таблиць істинності (Q-векторів) схемних структур, поданих мовами опису апаратури; створення універсальної структури даних для кубічного та аналітичного дедуктивного моделювання несправностей; удосконалення векторних моделей кубітного подання структур і компонентів цифрових систем на основі адресного кодування вхідних сигналів для підвищення технологічності та швидкодії моделювання несправностей; розроблення процедури отримання булевих похідних способом переставлень розрядів таблиць істинності (Q-векторів) та використання операції XOR; створення структури даних для дедуктивного моделювання несправностей на основі кубічного подання компонентів цифрових схем. Використовуються такі методи: дедуктивне, кубічне, дедуктивно-паралельне моделювання несправностей, моделювання несправностей за дедуктивними Q-векторами. Здобуто такі результати: показано еквівалентність паралельних і послідовних умовних операторів, а також їх схемна реалізація у вигляді мультиплексорів; запропоновано спосіб отримання таблиць істинності синтезованої схемної структури за допомогою TestBench (Xilinx ISE); розглянуто різні технології та структури даних дедуктивного моделювання несправностей для табличного, аналітичного й кубітного способів опису цифрових схем; описано програмну реалізацію кубічного дедуктивного моделювання несправностей і показано еквівалентність отриманих результатів для схем мультиплексорів MUХ 2-в-1 та МUХ 4-в-1 з використанням програмного продукту DCP. Висновки: запропоновано новий Q-метод інтерпретативного моделювання несправностей цифрових схем, що визначається застосуванням компактних Q-векторів замість таблиць істинності; це дає змогу суттєво підвищити швидкодію аналізу завдяки адресному формуванню виходів функціональних примітивів і зменшити обсяги структур даних, що практично робить
метод конкурентоспроможним із технологіями компілятивного моделювання.
Посилання
Список літератури
Abramovici M. A., Breuer A. М., Friedman D. Digital system testing and testable design. Comp. Sc. Press., 1998. 652 p.
Armstrong D. B. A deductive method of simulating faults in logic circuits. IEEE Trans. on Computers. Vol. № 5. 1972. P. 464–471. DOI: 10.1109/T-C.1972.223542
Шкиль А. С., Хаханов В. И., Ханько В. В. Дедуктивный метод кубического моделирования неисправностей цифровых устройств. Радиоэлектроника и информатика. 1999. № 1(6). С. 77–84. URL: https://openarchive.nure.ua/bitstreams/1e30e364-445b-488f-97ea-9394cd98e7e2/download
Хаханов В. И., Ковалев Е. В., Джахирул Х. М., Мехеди Масуд М. Д. Кубическое моделирование неисправностей цифровых проектов на основе FPGA, CPLD. Радиоэлектроника и информатика. 1999. № 4. С. 64–71.
Хаханова А. В., Хаханов В. І., Чумаченко С. В., Литвинова Є. І., Рахліс Д. Ю. Векторні моделі логіки і структури для тестування та моделювання цифрових схем. Радіоелектроніка. Інформатика. Управління. Запоріжжя: ЗНТУ. 2021. №3. C. 69–85. DOI: 10.15588/1607-3274-2021-3-7
Liu T., Yu T., Wang S., Cai S. An efficient degraded deductive fault simulator for small-delay defects. Institute of Electrical and Electronics Engineers (IEEE Access). 2020. Vol. 8. P. 855–862. DOI: 10.1109/ACCESS.2020.3037292
Kaja E., Gerlin N., Rivas L., Bora M.K., Devarajegowda K., Ecker W. MetaFS: model-driven fault simulation. IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT), 19-21 Oct. 2022. P. 1–8. DOI:10.1109/DFT56152.2022.9962369
Gupta I. Stuck at fault testing in combinational circuits using FPGA. Proceedings of emerging trends and technologies on intelligent systems. Advances in Intelligent Systems and Computing. Springer, Singapore. Noida, India, Vol 1371. P. 275–284. DOI: 10.1007/978-981-16-3097-2_23
Higami Y., Yamauchi T., Inamoto T., Wang S., Takahashi H., Saluja K. K. Machine learning based fault diagnosis for stuck-at faults and bridging faults. 37th International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC’22), Phuket, Thailand, 2022. P. 477–480. DOI: 10.1109/ITC-CSCC55581.2022.9894966
Soham R., Millican S., Agrawal V. Training neural network for machine intelligence in automatic test pattern generator.
th International Conference on VLSI Design and 20th International Conference on Embedded Systems (VLSID’21), 2021, Guwahati, India. P. 16–32. DOI: 10.1109/VLSID51830.2021.00059
Nirmalraj T. Radhakrishnan S., Pandiyan S. K. Automatic diagnosis of single fault ininterconnecttesting of SRAM‐based FPGA. IET Computers & Digital Techniques. John Wiley& Sons Ltd. 2021. №15 (5). P. 362–371. DOI: 10.1049/cdt2.12028
Хаханов В. И., Ктейман Хассан, Парфентий А. Н., Хаханова И. В. HFS-процессор аппаратного моделирования неисправностей цифровых проектов. АСУ и приборы автоматики. 2007. № 1 (134). С. 93–108.
Gharibi W., Hahanova A., Hahanov V., Chumachenko S., Litvinova E., Hahanov I. Vector-logic synthesis of deductive matrices for fault simulation. Èlektronic modeling. 2023. №45 (2). P. 16–33. DOI: 10.15407/emodel.45.02.016.
Pong P. С. RTL Hardware design using VHDL: coding for efficiency, portability, and scalability. Wiley-IEEE Press, 2006. 694 p. DOI: 10.1002/0471786411
Shkil A.S., Miroshnyk M., Kulak E., Filippenko I., Kucherenko D., Grebenyuk A. Synchronizing Sequences for Verification of Finite State Machines. 9th International IEEE Conference Dependable Systems, Services and Technologies, DESSERT’2018, Ukraine, Kyiv, 2018. P. 226–230. DOI: 10.1109/UkrMiCo47782.2019.9165509
Шкиль А. С., Кривуля Г. Ф. Автоматизация получения булевых разностей. АСУ и приборы автоматики. 1981. Вып. 59. С. 73–78.
Хаханов В. И., Емельянов И. В., Любарский М. М., Чумаченко С. В., Литвинова Е. И., Бани А. Т. Кубитный метод дедуктивного анализа неисправностей для логических схем. Электронное моделирование. 2017. Т. 39(6). С. 59–91.
References
Abramovici, M. A., Breuer, A. М., Friedman, D. (1998), Digital system testing and testable design, Comp. Sc. Press, 652 p.
Armstrong, D. B. (1972), "A deductive method of simulating faults in logic circuits", IEEE Trans. on Computers, Vol. № 5, P. 464–471. DOI: 10.1109/T-C.1972.223542
Shkil, А. С., Hahanov, V. І., Han’ko, V. V. (1999), "Deductive method of cubic faults simulation of digital devices" ["Deduktivnyj metod kubicheskogo modelirovanija neispravnostej cifrovyh ustrojstv"], Radioelectronics and informatics, № 1(6), P. 77–84, available at: https://openarchive.nure.ua/bitstreams/1e30e364-445b-488f-97ea-9394cd98e7e2/download
Hahanov, V. I., Kovalev, Е. V., Djahirul, Hak H. M., Mehedi, Masud M.D. (1999), "Cubic fault simulation of digital systems based on FPGA, CPLD" ["Kubicheskoe modelirovanie neispravnostej cifrovyh proektov na osnove FPGA, CPLD"], Radioelectronics and informatics, № 4, P. 64–71.
Hahanova, А. V., Hahanov, V. І., Chumachenko, S. V., Litvinova, E. І., Rakhlis, D. Y. (2021), "Vector-driven logic and structure for testing and deductive fault simulation" ["Vektorni modeli logiky` i struktury` dlya testuvannya ta modelyuvannya cy`frovy`x sxe"], Radio Electronics, Computer Science, Control, Zaporizhzhia: ZNТU, №3, P.69–85. DOI: 10.15588/1607-3274-2021-3-7
Liu, T., Yu, T., Wang, S., Cai, S. (2020), "An efficient degraded deductive fault simulator for small-delay defects", Institute of Electrical and Electronics Engineers (IEEE Access), Vol. 8, P. 855–862. DOI: 10.1109/ACCESS.2020.3037292
Kaja, E., Gerlin, N., Rivas, L., Bora, M. K., Devarajegowda, K., Ecker, W. (2022), "MetaFS: model-driven fault simulation", IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT), P. 1–8. DOI:10.1109/DFT56152.2022.9962369
Gupta, I. (2021), "Stuck at fault testing in combinational circuits using FPGA", Proceedings of emerging trends and technologies on intelligent systems, Advances in Intelligent Systems and Computing, Springer, Singapore, Noida, India, Vol. 1371, P. 275–284. DOI: 10.1007/978-981-16-3097-2_23
Higami, Y., Yamauchi, T., Inamoto, T., Wang, S., Takahashi, H., Saluja, K. K. (2022), "Machine learning based fault diagnosis for stuck-at faults and bridging faults", 37th International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC’22), Phuket, Thailand, P. 477–480. DOI: 10.1109/ITC-CSCC55581.2022.9894966
Soham, R., Millican, S., Agrawal, V. (2021), "Training neural network for machine intelligence in automatic test pattern generator", 34th International Conference on VLSI Design and 20th International Conference on Embedded Systems (VLSID’21), Guwahati, India, P. 16–32. DOI: 10.1109/VLSID51830.2021.00059
Nirmalraj, T. Radhakrishnan, S., Pandiyan, S. K. (2021), "Automatic diagnosis of single fault ininterconnecttesting of SRAM‐based FPGA", IET Computers & Digital Techniques, John Wiley&Sons, №15 (5), P. 362–371. DOI: 10.1049/cdt2.12028
Hahanov V. I., Kteyman H., Parfentiy A. N., Hahanova I. V. (2007), "HFS-processor for hardware fault simulation of digital projects" ["HFS-processor apparatnogo modelirovanija neispravnostej cifrovyh proektov"], ACS and automation devices, № 1 (134), P. 93–108.
Hahanov V., Gharibi W., Hahanova A., Chumachenko S., Litvinova E., Hahanov I. (2023), "Vector-logic synthesis of deductive matrices for fault simulation", Electronic simulation, Vol. 45, № 2, P. 16–33. DOI: 10.15407/emodel.45.02.016
Pong, P. С. (2006), RTL hardware design using VHDL: coding for efficiency, portability, and scalability, Wiley-IEEE Press, 694 p. DOI: 10.1002/0471786411
Shkil A.S., Miroshnyk M., Kulak E., Filippenko I., Kucherenko D., Grebenyuk A. (2018), "Synchronizing sequences for verification of finite state machines", 9th International IEEE Conference Dependable Systems, Services and Technologies, DESSERT’2018, Ukraine, Kyiv May 24-27, P. 226–230. DOI: 10.1109/UkrMiCo47782.2019.9165509
Shkil А. S., Kruvulia G. F. (1981), "Automation of Boolean differences obtention" ["Avtomatizacija poluchenija bulevyh raznostej"], ACS and automation devices, Vol. 59, P. 73–78.
Hahanov V. I., Yemelianov I. V., Lubarskiy M. M., Chumachenko S. V., Litviniva Е. I., Bani A. T. (2017), "A qubit method for deductive fault analysis for logic circuits" ["Kubitnyj metod deduktivnogo analiza neispravnostej dlja logicheskih shem"], Electronic simulation, Vol. 39, № 6, P. 59–91.
##submission.downloads##
Опубліковано
Як цитувати
Номер
Розділ
Ліцензія
Ця робота ліцензується відповідно до Creative Commons Attribution-NonCommercial-ShareAlike 4.0 International License.
Наше видання використовує положення про авторські права Creative Commons для журналів відкритого доступу.
Автори, які публікуються у цьому журналі, погоджуються з наступними умовами:
Автори залишають за собою право на авторство своєї роботи та передають журналу право першої публікації цієї роботи на умовах ліцензії Creative Commons Attribution-NonCommercial-ShareAlike 4.0 International License (CC BY-NC-SA 4.0), котра дозволяє іншим особам вільно розповсюджувати опубліковану роботу з обов'язковим посиланням на авторів оригінальної роботи та першу публікацію роботи у цьому журналі.
Автори мають право укладати самостійні додаткові угоди щодо не комерційного та не ексклюзивного розповсюдження роботи у тому вигляді, в якому вона була опублікована цим журналом (наприклад, розміщувати роботу в електронному сховищі установи або публікувати у складі монографії), за умови збереження посилання на першу публікацію роботи у цьому журналі.
Політика журналу дозволяє і заохочує розміщення авторами в мережі Інтернет (наприклад, у сховищах установ або на особистих веб-сайтах) рукопису опублікованої роботи, оскільки це сприяє виникненню продуктивної наукової дискусії та позитивно позначається на оперативності та динаміці цитування опублікованої роботи.
