Оптимальна швидкодія 16-bit ациклічних суматорів бінарних кодів

Автор(и)

  • Mykhailo Solomko Національний університет водного господарства та природокористування вул. Соборна, 11, м. Рівне, Україна, 33028, Україна https://orcid.org/0000-0003-0168-5657
  • Petro Tadeyev Національний університет водного господарства та природокористування вул. Соборна, 11, м. Рівне, Україна, 33028, Україна https://orcid.org/0000-0002-2885-6674
  • Vitalii Nazaruk Національний університет водного господарства та природокористування вул. Соборна, 11, м. Рівне, Україна, 33028, Україна https://orcid.org/0000-0003-3705-5155
  • Nataliia Khariv Національний університет водного господарства та природокористування вул. Соборна, 11, м. Рівне, Україна, 33028, Україна https://orcid.org/0000-0001-9261-0487

DOI:

https://doi.org/10.15587/1729-4061.2019.168485

Ключові слова:

оптимальна швидкодія ациклічних суматорів, Ling Adder, Kogge-Stone Adder, Knowles Adder

Анотація

Проведеними дослідженнями встановлена перспектива збільшення продуктивності обчислювальних компонентів, зокрема комбінаційних 16-bit суматорів, на основі використання принципів обчислення цифрових сигналів ациклічної моделі.

Застосування ациклічної моделі для синтезу 16-bit паралельних суматорів розраховано на:

– процес послідовного (для молодших розрядів схеми суматора) та паралельного (для решти розрядів) обчислення сигналів суми і перенесення. Завдяки зазначеному підходу стає можливим, у підсумку, зменшити складність апаратної частини пристрою та не збільшити глибину схеми;

– фіксацію (планування) глибини схеми суматора перед його синтезом. Це дозволяє використовувати логічну структуру транзитивного перенесення, що забезпечує оптимальну глибину схеми суматора та не збільшує її складність.

Використання ациклічної моделі для побудови 16-bit паралельних суматорів вигідніше у порівнянні з аналогами за такими чинниками:

– меншою вартістю розробки, оскільки ациклічна модель визначає простішу структуру 16-bit суматора;

– застосуванням останніх розроблених логічних структур транзитивного перенесення, що дозволяє зменшити затримку сигналів суми та перенесення, площу, потужність та підвищити загальну продуктивність 16-bit суматорів бінарних кодів.

Завдяки цьому забезпечується можливість отримання оптимальних значень показників складності структури та глибини схеми цифрової компоненти. У порівнянні з аналогами це забезпечує збільшення показника якості 16-bit ациклічних суматорів, наприклад, за енергоспоживанням, площею чипа, у залежності від обраної структури, на 15–27 %, а за швидкодією на 10–60 %.

Є підстави стверджувати про можливість збільшення продуктивності обчислювальних компонентів, зокрема 16-bit суматорів бінарних кодів, шляхом використання принципів обчислення цифрових сигналів ациклічної моделі

Біографії авторів

Mykhailo Solomko, Національний університет водного господарства та природокористування вул. Соборна, 11, м. Рівне, Україна, 33028

Кандидат технічних наук, доцент

Кафедра обчислювальної техніки

Petro Tadeyev, Національний університет водного господарства та природокористування вул. Соборна, 11, м. Рівне, Україна, 33028

Кандидат фізико-математичних наук, доктор педагогічних наук, професор

Кафедра вищої математики

Vitalii Nazaruk, Національний університет водного господарства та природокористування вул. Соборна, 11, м. Рівне, Україна, 33028

Кандидат технічних наук

Кафедра обчислювальної техніки

Nataliia Khariv, Національний університет водного господарства та природокористування вул. Соборна, 11, м. Рівне, Україна, 33028

Старший викладач

Кафедра прикладної математики

Посилання

  1. Solomko, M. (2018). Optimization of the acyclic adders of binary codes. Technology audit and production reserves, 3 (2 (41)), 55–65. doi: https://doi.org/10.15587/2312-8372.2018.133694
  2. Solomko, M., Tadeyev, P., Zubyk, Y., Hladka, O. (2019). Reduction and optimal performance of acyclic adders of binary codes. Eastern-European Journal of Enterprise Technologies, 1 (4 (97)), 40–53. doi: https://doi.org/10.15587/1729-4061.2019.157150
  3. Baba Fariddin, S., Vargil Vijay, E. (2013). Design of Efficient 16-Bit Parallel Prefix Ladner-Fischer Adder. International Journal of Computer Applications, 79 (16), 11–14. doi: https://doi.org/10.5120/13943-1784
  4. Michael Preetam Raj, P., Sandeep, B., Sai Mallik Reddy, D., Ramanjaneyulu, P., Sai Pravallika, S. (2016). Design of Prefix Adder Amalgamation Reversible Logic Gates using 16 Bit Kogge Stone Adder. Indian Journal of Science and Technology, 9 (13). doi: https://doi.org/10.17485/ijst/2016/v9i13/87911
  5. Shanil Mohamed, N., Siby, T. Y. (2014). 16-bit velocious fault lenient parallel prefix adder. 2014 International Conference on Electronics, Communication and Computational Engineering (ICECCE). doi: https://doi.org/10.1109/icecce.2014.7086612
  6. Poornima, N., Bhaaskaran, V. S. K. (2015). Area Efficient Hybrid Parallel Prefix Adders. Procedia Materials Science, 10, 371–380. doi: https://doi.org/10.1016/j.mspro.2015.06.069
  7. Payal, R., Goel, M., Manglik, P. (2015). Design and Implementation of Parallel Prefix Adder for Improving the Performance of Carry Lookahead Adder. International Journal of Engineering Research & Technology, 4 (12), 566–571. doi: https://doi.org/10.17577/ijertv4is120608
  8. Vamshi Krishna, T., Niveditha, S., Mamatha, G. N., Sunil, M. P. (2018). Simulation study of brent kung adder using cadence tool. International Journal of Advance Research, Ideas and Innovations in Technology, 4 (3), 564–573. Available at: https://www.ijariit.com/manuscripts/v4i3/V4I3-1383.pdf
  9. Padma Balaji, R. D., Tarun, P., Yeswanth Kumar, E., Anita Angeline, A. (2018). Design of 16-Bit Adder Structures-Performance Comparison. International Journal of Pure and Applied Mathematics, 118 (24). Available at: https://acadpubl.eu/hub/2018-118-24/3/492.pdf
  10. Kaneko, M. (2019). A Novel Framework for Procedural Construction of Parallel Prefix Adders. 2019 IEEE International Symposium on Circuits and Systems (ISCAS). doi: https://doi.org/10.1109/iscas.2019.8702117
  11. Krulikovskyi, B. B., Vozna, N. Ya., Hryha, V. M., Nykolaichuk, Ya. M., Davletova, A. Ya. (2017). Pat. No. 117572U UA. Sumator z pryskorenym perenosom. MPK G 06 F 7/38 (2006.01). No. u201701336; declareted: 13.02.2017; published: 26.06.2017, Bul. No. 12.
  12. Gedam, S. K., Zode, P. P. (2014). Parallel prefix Han-Carlson adder. International Journal of Research in Engineering and Applied Sciences, 02 (02), 81–84. Available at: http://www.mgijournal.com/pdf_new/Electronics/Swapna%20Gedam-1.pdf
  13. Zeydel, B. R., Baran, D., Oklobdzija, V. G. (2010). Energy-Efficient Design Methodologies: High-Performance VLSI Adders. IEEE Journal of Solid-State Circuits, 45 (6), 1220–1233. doi: https://doi.org/10.1109/jssc.2010.2048730
  14. Govindarajulu, S., Vijaya Durga Royal, T. (2014). Design of Energy-Efficient and High-Performance VLSI Adders. International Journal of Engineering Research, 3, 55–59. Available at: https://pdfs.semanticscholar.org/a54c/5727cdc2be7830ea734f15eb1ba9ecfc2110.pdf
  15. Pinto, R., Shama, K. (2016). Efficient shift-add multiplier design using parallel prefix adder. International Journal of Control Theory and Applications, 9 (39), 45–53.
  16. Kogge, P. M., Stone, H. S. (1973). A Parallel Algorithm for the Efficient Solution of a General Class of Recurrence Equations. IEEE Transactions on Computers, C-22 (8), 786–793. doi: https://doi.org/10.1109/tc.1973.5009159
  17. Class ECE6332 Fall 12 Group-Fault-Tolerant Reconfigurable PPA. Available at: http://venividiwiki.ee.virginia.edu/mediawiki/index.php/ClassECE6332Fall12Group-Fault-Tolerant_Reconfigurable_PPA
  18. Two-Operand Addition. Available at: https://pubweb.eng.utah.edu/~cs5830/Slides/addersx6.pdf
  19. Knowles, S. (1999). A family of adders. Proceedings 14th IEEE Symposium on Computer Arithmetic (Cat. No.99CB36336). doi: https://doi.org/10.1109/arith.1999.762825
  20. Sklansky, J. (1960). Conditional-Sum Addition Logic. IEEE Transactions on Electronic Computers, EC-9 (2), 226–231. doi: https://doi.org/10.1109/tec.1960.5219822
  21. Han, T., Carlson, D. A. (1987). Fast area-efficient VLSI adders. 1987 IEEE 8th Symposium on Computer Arithmetic (ARITH). doi: https://doi.org/10.1109/arith.1987.6158699
  22. Ladner, R. E., Fischer, M. J. (1980). Parallel Prefix Computation. Journal of the ACM, 27 (4), 831–838. doi: https://doi.org/10.1145/322217.322232
  23. Brent, R., Kung, H. T. (1982). A Regular Layout for Parallel Adders. IEEE Transactions on Computers, C-31 (3), 260–264. doi: https://doi.org/10.1109/tc.1982.1675982

##submission.downloads##

Опубліковано

2019-05-27

Як цитувати

Solomko, M., Tadeyev, P., Nazaruk, V., & Khariv, N. (2019). Оптимальна швидкодія 16-bit ациклічних суматорів бінарних кодів. Eastern-European Journal of Enterprise Technologies, 3(4 (99), 21–36. https://doi.org/10.15587/1729-4061.2019.168485

Номер

Том 3 № 4 (99) (2019): Математика та кібернетика - прикладні аспекти

Розділ

Математика та кібернетика - прикладні аспекти

Ліцензія

Авторське право (c) 2019 Mykhailo Solomko, Petro Tadeyev, Vitalii Nazaruk, Nataliia Khariv

Creative Commons License

Ця робота ліцензується відповідно до Creative Commons Attribution 4.0 International License.

Закріплення та умови передачі авторських прав (ідентифікація авторства) здійснюється у Ліцензійному договорі. Зокрема, автори залишають за собою право на авторство свого рукопису та передають журналу право першої публікації цієї роботи на умовах ліцензії Creative Commons CC BY. При цьому вони мають право укладати самостійно додаткові угоди, що стосуються неексклюзивного поширення роботи у тому вигляді, в якому вона була опублікована цим журналом, але за умови збереження посилання на першу публікацію статті в цьому журналі.

Ліцензійний договір – це документ, в якому автор гарантує, що володіє усіма авторськими правами на твір (рукопис, статтю, тощо).
Автори, підписуючи Ліцензійний договір з ПП «ТЕХНОЛОГІЧНИЙ ЦЕНТР», мають усі права на подальше використання свого твору за умови посилання на наше видання, в якому твір опублікований. Відповідно до умов Ліцензійного договору, Видавець ПП «ТЕХНОЛОГІЧНИЙ ЦЕНТР» не забирає ваші авторські права та отримує від авторів дозвіл на використання та розповсюдження публікації через світові наукові ресурси (власні електронні ресурси, наукометричні бази даних, репозитарії, бібліотеки тощо).
За відсутності підписаного Ліцензійного договору або за відсутністю вказаних в цьому договорі ідентифікаторів, що дають змогу ідентифікувати особу автора, редакція не має права працювати з рукописом.
Важливо пам’ятати, що існує і інший тип угоди між авторами та видавцями – коли авторські права передаються від авторів до видавця. В такому разі автори втрачають права власності на свій твір та не можуть його використовувати в будь-який спосіб.